当 AI 模型参数量从百万级飙升至万亿级，传统冯・诺依曼架构的 “内存墙” 瓶颈愈发凸显 —— 数据在存储与计算单元间的频繁搬运，消耗了 90% 以上的能耗和延迟，成为制约 AI 算力提升的核心桎梏。而 SRAM（静态随机存取存储器）与 AI 技术的深度融合，正以存内计算（CIM）为核心方向，通过架构创新、精度优化和异构集成，实现了能效比与计算性能的双重突破，为端侧智能、数据中心算力升级提供了全新解决方案。这场技术革新不仅改写了 AI 硬件的设计逻辑，更在边缘设备、自动驾驶、高性能计算等领域掀起了应用变革。
一、架构重构：存内计算打破冯・诺依曼枷锁
传统 AI 芯片中，SRAM 仅作为高速缓存使用，数据需在 SRAM 与计算单元间反复传输，效率低下。而最新的技术突破核心，是让 SRAM 从 “存储载体” 转变为 “计算主体”，通过存内计算架构重构，将乘法累加（MAC）运算直接在存储阵列中完成，从根源上减少数据搬运。
“Ping-Pong 双 bank 并行架构” 实现零等待计算。东南大学杨军教授团队提出的创新方案，通过 P-BANK 与 N-BANK 的交替工作机制，让一个存储块执行计算时，另一个同步更新权重数据，彻底消除了传统方案中占比 52% 的权重更新等待时间。这种 “三明治” 结构（UBMU+DBMU+PPCC）仅用一套计算核心就实现了双并行效果，在 28nm 工艺下创造了 29.34 TOPS/W 的能效记录，相当于传统 GPU 的 10 倍以上，VGG-16 网络吞吐率提升 40%。其核心原理是利用电容电荷重分配实现位线直接乘累加，既提升了计算线性度，又将功耗降低至电流域方案的 1/3。
“数字可重构架构” 适配多精度计算需求。中科院微电子所乔树山团队针对不同 AI 任务的位宽差异，设计了支持 1-8bit 任意位宽的 SRAM 存内计算芯片。该架构通过行计算设计和定制化 4-2 压缩器，在保证计算精度的同时，实现了 1bit 乘累加 2238 TOPS/W、4bit 乘累加 44.82 TOPS/W 的超高能效，解决了传统方案在不同位宽配置下的资源浪费问题。这种灵活性使其能适配从边缘设备低精度推理到数据中心高精度计算的全场景需求。
“循环权重映射” 突破端侧训练瓶颈。针对边缘 AI 训练需同时支持前向（FF）和反向（BP）传播的难题，ISSCC 2025 年发布的 CWM-SRAM 架构，通过权重矩阵循环移位存储，实现了同一 MAC 电路在 FF 和 BP 阶段的复用。该方案支持 FP8、BF16 等浮点格式，在 28nm 工艺下达成 192.3 TFLOPS/W 的浮点能效，误差控制在 5.3% 以内，首次实现了边缘设备高能效训练的可能。
二、精度与能效的平衡：混合异构技术突破 trade-off 困境
SRAM 存内计算曾面临 “精度与能效不可兼得” 的难题：模拟型方案能效高但易受工艺波动影响，数字型方案精度高但能效不足。而最新技术通过混合异构设计和智能任务分配，实现了两者的最优平衡。
“SRAM + 忆阻器” 异构分工模式。台积电团队提出的混合 CIM 架构，将 AI 网络按误差敏感度动态分配计算单元：对精度敏感的首层、末层及关键卷积核，交由 SRAM-CIM 执行无损计算；对误差容忍度高的中间层，则由忆阻器 CIM 负责以追求极致能效。在 ResNet-20 模型测试中，该方案实现 40.91 TFLOPS/W 能效的同时，精度损失仅 0.27%，唤醒响应时间低至 373.52 微秒。这种 “层级定格式，核级定单元” 的策略，从硬件层面解决了资源错配问题。
“模数混合设计” 兼顾精度与量产性。炬芯科技采用的 MMSCIM 技术路径，通过客制化模拟电路实现 SRAM 内数字计算，无需 ADC/DAC 转换，既保持了数字方案的高精度和量产一致性，又达到了接近纯模拟方案的能效比。其第二代产品在 22nm 工艺下实现 300 GOPS 算力，能效比 7.8 TOPS/W，支持 Transformer 模型直接部署，第三代 12nm 产品更是将能效比提升至 15.6 TOPS/W。
“动态精度调整” 适配场景需求。东南大学的 Ping-Pong 架构可根据输入数据统计特性自动调整量化精度，在 Cifar-100 任务中实现 69.6% 的功耗收益；而中科院的数字架构通过符号位优化和求和阵列低功耗设计，在 1-8bit 位宽切换时始终保持高资源利用率，满足不同场景下的精度 - 能效平衡需求。
三、应用落地：从端侧智能到数据中心的全场景渗透
SRAM+AI 的技术突破已从实验室走向产业化，在端侧设备、数据中心、自动驾驶等领域展现出明确的应用价值，解决了传统方案难以克服的功耗、延迟和成本问题。
端侧大模型部署成为可能。SRAM 的高带宽（数百 GB/s）和低延迟特性，完美适配端侧 AI 对内存的严苛要求。一颗 70 亿参数的 FP16 模型若依赖 DRAM，每轮推理需频繁调取 14GB 权重，能耗极高；而通过 SRAM 存算一体架构，权重可就地存储并计算，能效比提升至 50-100 TOPS/W，远超 DRAM 架构的 10 TOPS/W 以下水平。炬芯科技的 MMSCIM 芯片已实现端侧语音处理、图像识别的低功耗运行，未来可支持手机端运行 GPT-5 级别的大模型。
数据中心算力成本大幅降低。AMD 通过 3.5D 封装技术将 SRAM Chiplet 与 CPU/GPU 堆叠，结合 Cu-Cu 混合键合实现超高密度互连，使 MI300X 加速器的通信能效提升 3 倍以上。这种异构集成方案让数据中心 AI 训练的电费支出减少 70%，同时将计算单元利用率从不足 50% 提升至接近饱和状态。而 SRAM 存内计算的高能效特性，可进一步降低数据中心的 PUE（电源使用效率），缓解算力扩张带来的能耗压力。
自动驾驶决策延迟降至微秒级。自动驾驶的感知系统需实时处理摄像头、雷达的海量数据，对延迟和可靠性要求极高。SRAM 存算一体芯片的低延迟（ns 级访问）和高并行计算能力，可将环境感知到决策输出的延迟压缩至微秒级，同时低功耗特性减少了车载设备的散热压力。基于 SRAM 的存内计算架构还能支持传感器数据的实时处理，避免了数据上传云端带来的隐私泄露风险。
四、未来趋势：密度提升与生态融合的双重进化
SRAM+AI 的技术突破并非终点，未来将朝着存储密度优化、多技术融合、全场景适配三个方向持续进化，进一步巩固其在 AI 硬件领域的核心地位。
存储密度与能效的持续突破。当前 SRAM 的存储密度短板正通过先进制程和 3D 堆叠技术弥补：台积电 22nm 工艺已实现 SRAM 与忆阻器的高密度集成，而 12nm 及更先进制程将进一步缩小 SRAM 单元面积。3.5D 封装技术的普及，可将 SRAM Chiplet 与 HBM、计算芯片高效集成，在提升存储容量的同时，保持低延迟互连优势。预计 2026 年，SRAM 存算一体芯片的单核能将突破 1 TOPS，能效比达到 20 TOPS/W 以上。
与大模型架构的深度协同。未来 SRAM 存内计算将针对 Transformer 等大模型的注意力机制、稀疏性特征进行定制化设计。通过权重重用、动态稀疏激活等策略，进一步降低无效计算，提升能效比。同时，支持 FP8 等混合精度格式的 SRAM-CIM 将成为主流，在保证模型精度的前提下，最大化硬件效率。
跨场景标准化与产业化加速。随着炬芯科技、AMD 等企业的产品落地，SRAM+AI 技术正从定制化设计走向标准化量产。端侧设备领域，SRAM 存算一体将成为中高端智能手机、可穿戴设备的标配；工业物联网领域，低功耗 SRAM-AI 芯片将赋能海量传感器的实时智能分析；数据中心领域，SRAM+3.5D 封装的异构加速器将成为 AI 训练的核心硬件。
从冯・诺依曼架构的瓶颈突破到存内计算的范式革新，SRAM 与 AI 的深度融合不仅重塑了 AI 硬件的设计逻辑，更在能效比、延迟、精度三大核心指标上实现了质的飞跃。这场技术革命让端侧运行大模型、数据中心算力倍增、自动驾驶实时响应成为现实，为 AI 产业的规模化落地提供了坚实的硬件支撑。随着存储密度的提升和生态的持续完善，SRAM+AI 将成为驱动下一代智能计算的核心动力，在更多细分领域释放算力潜能。